3A期末总结态机的结构模式相对简单。状态机容易构成性能良好的同步时序逻辑模块。状态机的VHDL表述丰富多样。在高速运算和控制方面，状态机更有其巨大的优势。就可靠性而言，状态机的优势也是十分明显的。2、时序进程将次态信号送到现态信号3、Moore型输出仅与当前状态有关，Mealy型输出是当前状态与所有输入信号FSM:s_machinecurrent_stateclkPROCESSPROCESSREGCOMresetne_t_statestate_inputsLIBRARYIEEE;XXX