1.在VHDL中，PROCESS结构内部是由      语句组成的。

A. 顺序                B. 顺序和并行        C. 并行                D.任何

2.不属于顺序语句的是         。

A. IF语句    B. LOOP语句    C. PROCESS语句    D. CASE语句

3.关于1993标准的VHDL语言中，标识符描述正确的是        。

A. 下划线可以连用   B. 下划线不能连用    C. 不能使用下划线   D. 可以使用任何字符

4.VHDL语言中信号定义的位置是       ;VHDL语言中变量定义的位置是         。

A. 实体中中任何位置  B. 实体中特定位置   C. 结构体中任何位置  D. 结构体中特定位置

5.在VHDL中,可以用语句       表示检测clock下降沿。

A. clock’event  B. clock’ event and clock=’1’   C. clock=’0’  D. clock’ event and clock=’0’

6.关于VHDL数据类型，正确的是       。

A. 数据类型不同不能进行运算        B. 数据类型相同才能进行运算

C. 数据类型相同或相符就可以运算    D. 运算与数据类型无关

7. 描述项目具有逻辑功能的是         。

A. 实体        B. 结构体    C. 配置        D. 进程

8.在EDA中，IP的中文含义是          。

A. 网络供应商    B. 在系统编程    C. 知识产权核   D. 没有特定意义    

9.复杂可编程逻辑器件的英文简称是             。

A. FPGA   B. PLA   C. PAL   D. CPLD   

10.在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当于      作用           。

A. IF          B. OR             C. AND                D. THEN

11.变量和信号的描述正确的是           。

 A. 变量赋值号是<= B. 信号赋值号是:=    

 C. 变量赋值号是:=             D. 二者没有区别

12.在元件例化语句中，用         符号实现名称映射，将例化元件端口声明语句中的信号与PORT MAP（）中的信号名关联起来。

A. =             B.=>             C. <=            D. :=    

13.在VHDL中，语句”FOR I IN  0 TO  9 LOOP ”定义循环次数为       次。

A. 8                    B. 7                C. 10                    D.1

14.一个项目的输入输出端口是定义在         。

A. 实体中    B. 结构体中    C. 任何位置    D. 进程体

15.在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部量，         事先声明。 

 A. 必须                B. 不必            C. 其类型要            D.其属性要

16.在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是___ __。

A.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。

B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号；

C.进程由说明部分、结构体部分、和敏感信号三部分组成；

D.当前进程中声明的变量不可用于其他进程。

17、VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___ ___。

E.器件外部特性；

F.器件的综合约束；

G.器件外部特性与内部功能；

H.器件的内部功能。

18、下列哪个           不是VHDL数据对象所包含的内容。 

A. 常量        B. 信号        C. 变量        D. 端口　

19、下面既是串行语句又是并行语句的是            。

a)赋值语句

b)进程语句

c)IF语句

    D  元件例化语句

20、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是___ ___。

a)FPGA是基于乘积项结构的可编程逻辑器件；

b)FPGA是全称为复杂可编程逻辑器件；

c)基于SRAM的FPGA器件，在每次上电后必须进行一次配置；

d)在Altera公司生产的器件中，MAX7000系列属FPGA结构。

21、进程中的变量赋值语句，其变量更新是__ __  。

a)立即完成；

b)按顺序完成；

c)在进程的最后完成；

     D.都不对。

22、下列哪个厂家          不是主要从事FPGA/CPLD芯片研发和生产的。 

A. LATTICE        B. ALTERA     C. SIMULINK        D. XILINX

23、下列标识符中，___ ___是不合法的标识符。 

A. State0        B. 9moon      C. Not_Ack_0        D. signall

二.简答题。

1、QuartusⅡ开发工具为设计者提供了哪些库？各有什么功能？

2、简述FPGA的结构。

3、什么叫功能仿真？什么叫时序仿真？、两者有什么区别？

4、名词解释：VHDL  FPGA  SOPC  RTL  EAB  CPLD

三、VHDL程序填空：

1、下面程序是参数可定制带计数使能异步复位14进制计数器的VHDL描述，试补充完整。

程序

library ieee;

use IEEE.std_logic_11.all;

use IEEE.                                      .all;

use IEEE.std_logic_arith.all;

entity counter_12 is

    port(data : in std_logic_vector (          downto 0);

        load, en, clk, rst :                std_logic;

        q : out std_logic_vector (       downto 0));

end counter_12;

architecture behave of                       is

    signal count : std_logic_vector (          downto 0);    

begin

    process(clk, rst)    

    begin

        if rst = '1' then

         count <=               ; ―― 清零         

elsif                             then  ―― 边沿（上升）检测

            if load = '1' then

             count <= data;

                        en = '1' then

             count <= count + 1;

            _                    

        end if;

    end process;

    end behave;

四、程序设计题

1、VHDL程设计：

设计一个8线-3线优先编码器,先画出优先编码器的真值表。试采用下面三种语句中的两种来描述该优先编码器的完整程序。

（a）用if语句             （b）用 case 语句          （c）用when else语句

2、简述元件例化语句的思想，并用元件例化语句和生成语句实现8位移位寄存器的设计（左移或右移都可以）。

3、VHDL程序设计：

设计一个四选一数据选择器MUX4_1,试采用下面三种语句格式来实现程序的设计

      （a）用if语句       （b）用 case 语句        （c）用when....... else语句

4、简述嵌套IF语句的分析方法和设计思想，并设计一个具有异步清零的JKFF的程序。下载本文