1 DDS基本工作原理

DDS主要由相位累加器、波形存储器、数模转换器、低通滤波器构成，如图1所示。其中，相位累加器由N位加法器与N位累加寄存器级联构成，如图2所示。

每当输入一个采样时钟脉冲，相位累加器的输出就增加一个步长的相位量B△θ，在波形存储器中存储着一张正弦函数查询表，对应不同的相位码输出相位不同的幅度编码。D／A转换器将数字量形式的波形幅值转换成模拟量形式。低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。相位累加器是整个DDS的核心，它的输入是相位增量B△θ，而B△θ与输出频率fout的关系是：B△θ=2N·(fout／fclk)。相位累加器的输入即是频率字输入，当系统基准时钟fclk为2N时，B△θ就等于fout。频率字输入经过一组同步寄存器，使得当频率字改变时不会干扰相位累加器的正常工作。

2正弦频率源设计

本文设计的软件正弦频率源是基于DDS技术的正弦信号发生器和任意序列信号发生器，其设计框图如图3所示。其中，正弦ROM查找表完成fsin(Bθ)的查表转换，它的输入是相位调制器的输出，事实上就是ROM的地址值，输出送往D／A，转化成模拟信号。由于相位调制器的输出数据位宽M也是ROM的地址位宽，因此在实际的DDS结构中N往往很大，而M总为10左右，M太大会导致ROM容量的成倍上升。

3任意序列信号发生器设计

要实现数字调制，正弦频率源模块还需要产生序列信号，如伪随机序列，其在扩频通信系统中起着十分关键的作用。因此，序列发生器也是正弦频率源模块的重要组成部分。

本文设计的序列信号发生器为一任意序列信号发生器，它能任意产生我们所需要的序列信号，具有更大的灵活性。利用FPGA器件产生任意序列有很多种方法，但在这里将采用一种存储型任意序列发生器的设计方法。在设计存储型任意序列发生器时，不需要写出状态转移表，也不需要进行组合逻辑运算，设计方法十分简单，而且不会出现逻辑冒险，保证了输出序列的质量。

存储型任意序列发生器就是将所需的序列事先存储到序列发生器中，序列发生器在时钟的激励下将存储的序列循环输出。本文以长度为32位随机序列“00110000011111011010100100010111”为例，设计基于查找表的任意序列发生器，其电路图如图4所示。

整个电路由两部分组成：地址发生器和基于ROM的查找表。“lpm_rom”的参数设置为：LPM_WIDTH=1，LPM_WIDTHAD=5，LPM_FILE指定存放地址和输出数据对应的m.mif文件中。从32位序列的MSB到LSB依次对应地址“00000～11111”。地址产生器由“8count”构成，在时钟激励下“8count”的“QE～QA”端口循环产生信号“00000～11111”，将该信号作为地址信息在ROM中寻址，从而将32位序列从查找表中依次读出。

4仿真结果

4.1 8位精度正弦／余弦波形的FPGA实现

图5、图6分别给出了工作频率为50 MHz，精度为8，频率控制字分别为H10、H08时的FPGA输出正弦／余弦数字波形，其D／A输出波形如图7所示。

4.2 32位任意序列发生器输出

图8是基于查找表的32位任意序列产生器的仿真波形。A[4…0]是地址信号，取值区间是“00000～11111”，它与查找表中的32位数据一一对应。

5结语

从仿真结果可以看出，利用“兆功能”库设计，并使用高性能的FPGA器件ACEX EPlK50和DDS技术设计的信号源的性能是比较优越的，采用该方法设计的正弦波形发生器输出的波形与传统的正弦波形发生器相比，具有波形平滑、波形稳定度高、频率稳定度和分辨率高等众多优点，并且DDS技术可通过频率控制字和相位控制字改变，很容易实现输出数字正弦／余弦信号的频率和相位控制功能。下载本文