直观综述

CMOS特性

· 输出高电平和低电平分别为VDD和GND，电压摆幅等于电源电压。因此噪声容限大。

· 无比逻辑：逻辑电平与器件尺寸无关。晶体管可以使用最小尺寸。

· 稳定时在输出VDD和GND之间存在有限电阻的通路。因此CMOS反相器具有低输出阻抗。对噪声和干扰不敏感。输出电阻大约在kΩ。

· 极高输入电阻。输入端晶体管栅极和电路通路之间存在绝缘层。
由于绝缘层，因此驱动一个CMOS反相器的驱动电流几乎为0，理论上一个CMOS反相器可以驱动无数个门（扇出无穷大）。但是增加扇出也会增大延时，使得电路的瞬态响应变差。

· 稳态工作的情况下，电源线和地线之间没有通路，所以CMOS反相器不存在静态功耗。（漏电流非常小，可以忽略）
VTC分析
VTC（Voltage Transfer Characteristic）电压传输特性

对于NMOS，Vin越趋近于VDD，沟道可以吸引更多的电子，沟道更宽，电流更大。 对于PMOSVin越趋近于GND，沟道可以吸收更多空穴，沟道更宽，电流更大。

上图为CMOS反相器的VTC曲线图。电压反相这一变化不是瞬间完成的。电压反相的时间（瞬态响应的时间）取决于输出电容的大小。输出电容主要取决于RC时间常数。RC分别可以由下图中的简单模型所得。

静态特性
开关阈值
开关阈值是定义为Vin=Vout的点（Vm）。 一般情况下，希望Vm处于电压摆幅的中点（VDD/2），这样可以使得低电平噪声容限和高电平噪声容限具有相近的值。
当然也有特殊的情况，需要不对称传输特性来减少噪声的干扰。此时开关阈值也不是设计在VDD中点。

其中r是PMOS和NMOS的相对驱动强度之比。 通过修改PMOS和NMOS的尺寸比值，就可以调整r值。
噪声容限
噪声容限和过渡区宽度定义：

如果想要增大噪声容限，减少噪声的影响，就要经可能的减小过渡区的宽度。 通过推导可得过渡区增益（图像斜率）的公式：

由g的公式可以看出，影响过渡区宽度的主要是沟道长度调制效应和器件本身的工艺水平。
再生特性
也称作可再生性：经过若干个偶数反相器，输出恢复到额定电平（就是VDD或者GND）。 下面做图说明：

上图中画蓝色部分的V0低电平经过两个反相器，变成了电平更低的V2低电平。这也侧面表明了电流中添加偶数个反相器可以增强电路驱动能力。

不是所有反相器都有再生特性，上图中右半部分是VTC特性的反相器是没有再生特性。
稳定性

对于PMOS和NMOS，即使器件工艺有差别，但是工艺好坏对CMOS反相器功能影响较小，这个也是静态CMOS门可以普遍应用的一个缘由。
降低电源电压
降低电源电压是否会影响CMOS反相器的工作特性？ 会，由上面公式5.10，VDD降低，Vm降低，整体增益会变大，VTC曲线会变好！如下左图所示：

继续减小VDD，当VDD接近0.05时，增益趋向于-1。反相器效果几乎不存在，这里是热噪声引起的问题。
虽然降低VDD可以取得更好的VTC特性，但是通常都不使用，原因如下:
1.电源电压减小会增大延迟。电压降低，电流减小，电路搬运电子能力减小，完成同样工作，时间消耗会变长。
2.动态特性对器件参数（如晶体管阈值电压）的变化会更加敏感。
3.可以减小内部噪声，但是对外部噪声会更加敏感。
动态特性
电容

上图为串联反相器所包含的全部电容。 Cgd12 Cgd12是M1和M2的栅漏电容。栅漏电容的计算需要用到密勒效应。如下图所示。Cdb1、Cdb2

Cdb1、Cdb2是扩散电容，来自于漏和体之间的电容，再加上反相偏置的pn结电容。本身是非线性电容，下图使用化简的线性电容来简化描述该非线性电容：

Cw
Cw是连线电容，取决于连线的长度和宽度，和扇出的数目也有关系。
Cg3、Cg4
Cg3、Cg4是扇出栅电容。扇出电容总和就是Cg3+Cg4。
一阶传播延时模型
由于电路传播延时主要取决于电路中的输出电容和电阻，因此这里可以采用电路原理中的三元素法计算得到反相器反转延时。

如何降低延时？
在忽略沟道长度调制效应，进行一阶近似之后。

反相器从高电平到低电平所花费的时间主要与器件本身工艺参数相关。
在实际测试当中，电源电压和延时存在二阶关系。如下图所示：

当电源电压减小，电流驱动能力减小，延时增大是完全可以理解的，在上图中如果控制VDD在1.4v以上，都会有较小的延时效果。
因此降低延时有以下几种方法： - 减小CL。好的版图设计可以有效的减少内部栅漏电容和扩散电容，以及连线电容。 - 增加晶体管的W/L比。这个有上面延时的一阶近似公式可知。但是增加宽长比也会增加扩散电容，也会增大延时，因此需要折中考虑。避免自载效应。
自载效应：当扩散电容增大，超过由连线电容和扇出电容构成的外部负载电容的时候，增加宽长比就不再对延时有减少的作用。

· 增大VDD。增大电源电压也会增大功耗，同时也要比避免超出工艺上限（氧化层击穿等）。

从设计角度优化延时

1. 减少PMOS宽度

之前提及的PMOS和NMOS的尺寸比只是考虑了阈值电压，尽力保证高低电平噪声容限相同，但是这个不是减少延时最佳的比例，因此可以考虑通过减少PMOS宽度来增加晶体管宽长比，从而减少延时。（这里同样需要注意，增加宽度就会增加扩散电容。）

通过实际测试可以得到，当PMOS和NMOS尺寸比为2.4左右时，可以使得上升和下降延时相同，并且总体延时较低。尺寸比为1.6时，延时最小。在不同的设计要求下可以选择不同的尺寸比。

2.确定反相器链和反相器网络的尺寸

延时也需要考虑前级门电路的影响。所以在书中也讨论了对与反相器链和反相器网络两种情况中的优化延时情况。

反相器链 每一个反相器的最优尺寸是它相邻前后两个反相器尺寸的几何平均数。尺寸系数和最小延时如下：

尺寸系数S：逻辑门晶体管尺寸（W/L）相对于单位尺寸（具有与参考反相器相同驱动能力）的比例。

反相器网络 对于反相器网络，经验是扇出值为4左右最佳，否则会严重影响延时。

功耗

动态功耗-电容功耗

动态功耗指的就是充放电电容产生的功耗。 当电容CL通过PMOS管进行充电的时候。电容电压从0—>VDD，电容从电源当中吸取了能量，其中一部分能量也消耗在PMOS当中。同理，当CL通过NMOS进行放电的时候。一部分能量也会消耗在NMOS当中。

5.40是充电功耗，5.41是放电功耗。

低功耗设计 - 减少翻转活动性。书上说只能在逻辑和结构的抽象层次上实现。 - 减少负载电容。改变尺寸，修改栅漏电容和扩散电容。 - 降低电源电压。但是这个会降低性能，通常不考虑。

动态功耗-直接通路功耗

实际设计当中，CMOS反相器的过渡区不是0，当处于过渡区的时候，会存在NMOS和PMOS同时导通的情况，也就是VDD和GND直接相连。也就是产生短时间的短路。产生的短路功耗。

其中Csc为同时导通产生的电容。通过设计可以有效的此类功耗。

静态功耗-漏电流功耗

理想情况下CMOS电路是没有静态功耗的，因为没有考虑漏电流（静态电流）。实际上，需要注意的是对于晶体管，需要提高阈值电压，当VGS小于阈值电压的时候会产生源漏电流，因此需要适当提高晶体管的阈值电压，以减小这部分产生的静态功耗。

综合考虑

因此CMOS反相器的总功耗主要由三个部分组成

电容充放电功耗、直接通路功耗、漏电流静态功耗。其中主要影响的就是电容功耗。直接通路功耗可以通过设计有效控制。漏电流静态功耗可以忽略不计。

CMOS反相器设计

提高性能

针对性优化

参考资料

1. 数字集成电路-电路、系统与设计（第二版）

2. 东南大学数字集成电路ppt