1.MAX+plusⅡ是Altera公司开发的什么软件？EDA工具

2.以EDA方式实现的电路设计文件，最终可以编程下载到哪种芯片中，完成硬件设计和验证？CPLD/FPGA芯片中

3.在VHDL的端口声明语句中，端口方向包括哪几种？端口方向包括IN、OUT、INOUT和BUFFER四种类型

4.VHDL的数据对象是用来存放各种类型数据的容器，它们都有哪几种？变量,常量,信号

5.VHDL的基本描述语句分为哪两大类？顺序描述和并行描述

6.元件例化是将预先设计好的实体作为一个什么（元件）连接到当前设计实体中一个指定的端口？

7.利用EDA工具，设计者只需用什么（硬件描述语言）来完成对系统功能的描述，然后由计算机软件自动完成设计处理，得到PLD 设计结果？

8.集成度是集成电路一项很重要的指标，可编程逻辑器件按集成密度可分为哪两类？高密度可编程逻辑器件和低密度可编程逻辑器件    

9.基于EPROM 、EEPROM和快闪存储器件的可编程器件，在系统断电后编程信息会丢失   吗？不会

10.采用SRAM结构的编程器件，在系统断电后编程信息会丢失吗？会

11.PROM的与阵列和或阵列哪个是可编程的（或阵列）哪个是固定的（与阵列）？

12.可编程阵列逻辑PAL的与阵列和或阵列哪个是可编程的（与阵列）哪个是固定的（或阵列）？

13.通用阵列逻辑GAL的可编程输出结构称为什么？OLMC

14.硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为什么的设计法？自顶向下(Top-Down)

15.采用“自顶向下”（Top-Down）的设计法时，描述器件总功能的模块放在最上层，称

为什么层？{顶层}描述器件某一部分功能的模块放在下层，称为什么层？{底层}

16．将设计的系统或电路按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程

称为什么？输入设计

17．一般把EDA技术的发展分为哪几个阶段？CAD、CAE、EDA，三种

18．VHDL属于什么描述语言？行为

19.基于硬件描述语言HDL的数字系统设计目前最常用的设计法称为什么设计法？自顶向下

20．在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为什么？综合器

21．MAX+plusⅡ的设计文件能直接保存在根目录吗？不能

22．使用MAX+plusⅡ工具软件实现文本设计输入，应采用哪种编辑方式？文本编辑

23．使用MAX+plusⅡ工具软件建立仿真文件，应采用哪种编辑方式？波形编辑

24．仿真是对电路设计的一种直接还是间接的检测方法？直接

25．执行MAX+plusⅡ的什么命令，可以对设计电路进行功能仿真或者时序仿真？可以

26．MAX+plusⅡ的波形文件的扩展名是什么？“.scf”

27．VHDL的设计实体可以被高层次的系统调用吗？可以

28．VHDL的实体声明部分用来指定设计单元的什么？①输入端口 ②输出口 ③引脚

29．在VHDL的端口声明语句中,用什么来声明端口为输入方向？IN

30．在VHDL的端口声明语句中,用什么来声明端口为双向方向？INOUT

31．在VHDL中,可以用什么表示数据或地址总线的名称？段名

32．在VHDL的端口声明语句中，用什么来声明端口为输出方向？OUT

33．在VHDL中，信号和变量哪一种不能将信息带出对它定义的当前设计单元？变量

34．在VHDL中，信号和变量哪一种的数据传输是立即发生，不存在任何延时的行为？变量

35．在VHDL中，信号和变量哪一种的数据传输不是立即发生的，目标信号的赋值是需要一

定延时时间？

36．在VHDL中，目标变量的赋值符号是哪种？信号

37．在VHDL中，目标信号的赋值符号是哪种？<=

38．在VHDL中的IEEE库中，预定义的标准逻辑位数据STD_LOGIC有几种逻辑取值？9

39．在VHDL的STD库中，预定义的位数据类型BIT 有几种逻辑取值？2

40．在VHDL中，加“+”和减“-”算术运算的操作数是什么数据类型？UNSIGNED 

41．在VHDL中，用什么语句表示检测clock的上升沿？IF  CLK’EVENT  AND  CLK=‘1’

42．在VHDL的CASE语句中，条件句中的“=>”不是操作符，它等同于什么意思？

THEN（于是）

43．在VHDL中，含 WAIT语句的进程PROCESS后面加上带括弧的敏感信号，是否为非法？

不能

44．在VHDL中，PROCESS结构是由什么语句组成的？顺序语句

45．在VHDL的进程语句格式中，敏感信号表列出的是设计电路的什么信号？输入信号

46．在VHDL中，条件信号赋值语句WHEN_ELSE属于顺序语句还是并行语句？并行语句

47．在元件例化（COMPONENT）语句中，用什么符号实现名称映射，将例化元件端口声明语

句中的信号名与PORT MAP()中的信号名关联起来？=>

48．VHDL的WORK库是用户设计的现行工作库，用于存放谁的工程项目？用户自己设计

49．EPLD、CPLD、FPGA、PAL中，不属于高密度可编程逻辑器件的是哪些？PAL

50．PROM、CPLD、GAL、PAL中，不属于低密度可编程逻辑器件的是哪些？CPLD

51．在对PLD内部结构进行描述时采用的特殊简化方法中，列线与行线相交的交叉处用什么

符号表示列线与行线固定连接？"."

52．在对PLD内部结构进行描述时采用的特殊简化方法中，列线与行线相交的交叉处用什么

符号表示列线与行线编程连接？"×"

53．在对PLD内部结构进行描述时采用的特殊简化方法中，列线与行线相交的交叉处若无标

记，则表示列线与行线不连接吗？是，不连

54．在PLD没有出现之前，数字系统的传统设计是采用“自底向上”还是“自顶向下”的方

法进行？“自底向上”

55．在 PROM、EPLD、FPGA、PAL可编程器件中，属于易失性器件的是哪种？FPGA

56．在EDA工具中，能完成在目标系统器件上布局布线的软件是综合器还是适配器？综合器

57．在VHDL的端口声明语句中，用什么端口模式声明端口为具有读功能的输出方向？BUFFER

58．在VHDL中，用什么语句表示检测clock的下降沿？clock’event  and clock=’0’

59．在VHDL中，IF语句中至少应有1个条件句，条件句必须由什么类型表达式构成？

BOOLEAN 

60．在VHDL的并行语句之间，可以用变量还是信号来传送往来信息？信号下载本文