（仅自己尝试，可能有所不足）
方法1：在quartus ii 11.0环境下，采用手动设置激励形成波形(个人比较喜欢，比较方便)
打开Quartus II 11.0软件，新建工程和文件并保存，编译后。
1.然后在菜单栏选择 tools->options；
2.在options选项卡中选中EDA tool options；
3.在该选项卡中下面的ModelSim-Altera一项指定安装路径为D:\\qurtus2\\11.0\\modelsim_ase\\win32aloem（其中D:\\qurtus2\\11.0\\modelsim_ase\\win32aloem为我电脑中ModelSim-Altera 6.5e的安装路径）
【注意】 如果没有指定ModelSim-Altera 6.5e的安装路径，调用ModelSim-Altera的时候会出现错误。
4指定Quartus II 11.0仿真软件
在Quartus II 11.0界面菜单栏中选择Assignments->Settings。
选中该界面下EDA Tool settings中的Simulation一项。
Tool name中选择ModelSim-Altera；
Format for output netlist中选择开发语言的类型Verilog或者VHDL等，
Time scale 指定时间单位级别
Output directory指定测试文件模板的输出路径（该路径是工程文件的相对路径）。
然后点击APPLY应用和OK。
5.设置完成后，编译工程：在Quartus II 11.0界面菜单栏中选择菜单栏选择Processing-->start Compilation，等待编译，无错后会在test目录下生成simulation目录，执行下一步。
6.在Quartus II 11.0界面菜单栏中选择菜单栏Tools中的Run EDA Simulation Tool-->
EDA RTL Simulation 进行行为级仿真，接下来就可以看到ModelSim-Altera 的运行界面
7.modelsim界面菜单栏中选择Compile-->compile... ,弹出窗口中选择 test/simulation/modelsim/BJQ.vho文件，点击compile,然后点击done.在Library窗口中可以展开work可以看到
8.双击structure载入
9.此时，在作为输入的端口对象上点右键，选择create wave创建波形，作为输出的端口上点右键选择
逐个把输入波形添加进去（其中参数可以根据自己需要修改）
输出波形右键add-->to wave-->slected signals,添加到波形窗口中，然后点击即可仿真
方法2：在quartus ii 11.0环境下，调用modelsim仿真，并修改quartus生成的test bench文件，提供激励形成波形。（自己没用过，喜欢的可以尝试）
具体步骤：（前5步同上）
1.新建工程
2.编写VHDL
3. 在Quartes II 11.0界面菜单栏中选择 Tools-->options选项卡中选中EDA tool options,在该选项 卡中下面的ModelSim-Altera一项指 定安装路径为（如d:/Altera/11.0/modelsim_ae/win32aloem)
4.在Quartes II 11.0界面菜单栏中选择Assignments->Settings。
选中该界面下EDA Tool settings中的Simulation一项；Tool name中选择ModelSim-Altera;
Format for output netlist中选择开发语言的类型VHDL或其它。
5.设置完成后，编译工程：在Quartus II 11.0界面菜单栏中选择菜单栏选择Processing-->start Compilation，等待编译，无错后会在test目录下生成simulation目录，执行下一步。
6.生成test bench文件，Processing-->start-->start test bench template write
会在 test/simulation/modelsim下生成BJQ.vht 文件
7.在Quartus II 11.0界面菜单栏中选择Assignments->Settings->EDA Tool settings->Simulation；
8.选择Compile test bench右边的Test benches；
9.然后在出现的界面中选择New，在新出现的界面中Test bench name 输入测试文件名字，在Top level module in test bench 栏中输入测试文件中的顶层模块名；
10.选中Use test bench to perform VHDL timing simulation并在Design instance name in test bench中输入设计测试文件中设计例化名默认为i1；
11.然后在Test bench files栏下的file name 选择测试文件（在第3步中指定的测试文件输出路径下的后缀名为" .vt " 文件的测试文件），然后点击add,一步一步OK。
在Quartus II 11.0界面菜单栏中选择菜单栏Tools中的Run EDA Simulation Tool->EDA RTL Simulation 进行行为级仿真，接下来就可以看到ModelSim-Altera 6.5e的运行界面，观察仿真波形。
