Jawen_tao

2011-05-09

目录

一、简介 (2)

1、为何要用LVDS? (2)

2、LVDS信号传输组成 (2)

二、LVDS电气特性 (4)

三、传输协议 (5)

四、线路接法 (10)

五、Layout (13)一、简介

LVDS（Low Voltage Differential Signal）即低电压差分信号。

1、为何要用LVDS?

LVDS接口又称RS4总线接口，1994年由美国国家半导体公司（NS）提出的为克服以TTL电平方式传输宽带高码率数据时功耗大、EMI电磁干扰大等缺点而研制的一种视频信号传输模式，是一种电平标准，广泛应用于液晶屏接口。

液晶显示器驱动板输出的数字信号是TTL信号，除了包括RGB数据信号外，还包括行同步、场同步、像素时钟等信号，像素时钟信号的最高频率可超过28MHZ.

采用TTL接口，数据传输速率不高(一个CLK周期只能传输1bit数据)，传输距离较短，且抗电磁干扰能力比较差，会对RGB数据造成一定的影响。另外，TTL 多路数据信号采用并行的传输方式，整个并口数量达几十路（RGB各8位，8x3=24，加 DE,HSYNC,VSYNC,至少27位），不但连接不便，而且不适合超薄化的趋势。采用LVDS输出接口传输数据，可以使这些问题迎刃而解，实现数据的高速率、低噪声、远距离、高准确度的传输。

2、LVDS信号传输组成

最基本的LVDS器件就是LVDS驱动器和接收器。LVDS的驱动器由驱动差分线对的电流源组成，电流通常为3.5 mA。如下图，LVDS接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100 Ω的匹配电阻（R=100Ω），并在接收器的输入端产生大约350 mV的电压。（电流源为恒流特性，终端电阻在100—120 欧姆之间，则电压摆动幅度为：3.5mA x 100=350Mv；3.5mA x 120=420mV。）当驱动器（LVDS发送）翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑“1”和逻辑“0”状态。

由逻辑“0”电平变化到逻辑“1”电平是需要时间的，由于LVDS信号物理电平变化在0.85---1.55V之间，其由逻辑“0”电平到逻辑“1”电平变化的时间比TTL电平要快得多，所以LVDS更适合用来传输高速变化的信号。其电压低，功耗也低。

二、LVDS电气特性

LVDS技术在两个标准中被定义：ANSI/TIA/EIA4 (1995年11月通过)和IEEE P1596.3 (1996年3月通过)。这两个标准中都着重定义了LVDS的电特性，包括：

1、低压，低摆幅（约为350 mV），高速。LVDS物理接口使用1.2V偏置电压作为基准，提供大约350mV的摆幅（0.85—1.55V），低电流驱动模式意味着可实现高速传输，ANSI/TIA/EIA4建议了655 Mb/s的最大速率和1.923 Gb/s的无失真通道上的理论极限速率。

2、低功耗。恒流源电流驱动，把输出电流到约为3.5 mA左右，使跳变期间的尖峰干扰最小，因而产生的功耗非常小。这允许集成电路密度的进一步提高，即提高了PCB板的效能，减少了成本。

3、具有相对较慢的边缘速率（dV/dt约为0.300 V/0.3 ns,即为1 V/ns）,同时采用差分传输形式，使其信号噪声和EMI都大为减少，同时也具有较强的抗干扰能力。

所以，LVDS具有高速、超低功耗、低噪声和低成本的优良特性。

三、传输协议

1、DE MODE & SYNC MODE

LVDS信号传输分为DE MODE和SYNC MODE，DE mode需连接DE信号（data enable 有效数据选通），SYNC mode还需连接HS（HSYNC行同步）、VS（VSYNC场同步）。SYNC mode在现在的panel中已很少使用。下面是DE mode的数据形式。

(FORM M215HW01 V.B.PDF)

LVDS是串行接口，RGB信号传输时，是将每个基色信号的数据排成一纵队，采用差分数据线按顺序进行输出。在一个时钟脉冲周期内，一对差分数据线可以传输7bit数据，如下图所示。LVDS有多种数据传输模式，下面介绍一下单路6bit，双路6bit，单路8bit，双路8bit模式。

2、单路6bit对于单路6bit LVDS接口（见图1），需要3对差分数据线，即RX0-和RX0十，RX1-和RX1＋，RX2-和RX2＋。因每对差分数据线可以传输7bit数据，这样，3对差分数据线可以传输3×7bit＝21 bit，除R0～R5、G0～G5、B0～B5占去18bit，还剩下3bit用于传输HS（行同步）、VS（场同步）、DE（有效数据选通）信号（若HS、VS信号不传输，将空余2bit）。

图1 单路6bit LVDS接口液晶面板信号

Data input format(ONLY DE MODE)

(FROM CHIMEI AT070TNA2 V[1].1 Pre(V02)_1108)

6bit LVDS input (SYNC MODE)

3、双路6bit

对于双路6bit LVDS接口（见图2），需要6对差分数据线，其中，奇路3对，即RX00-和RX00＋，RX01- 和RX01＋，RXO2-和RX02＋；偶路3对，即RXE0-和RXE0＋，RXE1-和RXE1＋，RXE2-和RXE2＋。这6对差分数据线可以传输6×7bit＝42bit，除奇路（OR0～OR5、OG0～OG5、OB0～OB5）和偶路（ER0～ER5、EG0～EC5、EB0～EB5）占去36bit，还剩下6bit，HS、VS、DE信号占3bit，还空余3bit（若HS、VS 信号不传输，将空余5bit）。

图2 双路6bit LVDS接口液晶面板信号

4、单路8bit

对于单路8bit LVDS接口（见图3），需要4对差分数据线，即RX0-和RX0＋，RX1-和RX1＋，RX2-和RX2＋，RX3-和RX3＋。因每对差分数据线可以传输7bit数据，这样，4对差分数据线可以传输4×7bit=28bit，除R0～R7、G0～G7、B0～B7占去24bit，还剩下4bit，HS、VS、DE占3bit，还空余1 bit（若HS、VS信号不传输，将空余3bit）。

图3单路8bit LVDS接口液晶面板信号

(FROM CHIMEI AT070TNA2 V[1].1 Pre(V02)_1108)

8bit LVDS input(DE MODE)

(from TM070DDH01 DS)

8bit LVDS input(SYNC MODE)

5、双路8bit

对于双路8bit LVDS接口（见图4），需要8对差分数据线，其中，奇路4对，即RX00-和RX00＋，RX01-和RX01＋，RX02-和RX02＋，RX03-和RX03＋；偶路3对，即RXE0-和RXE0＋，RXE1-和RXE1＋，RXE2-和RXE2＋，RXE3-和RXE3＋。这8对差分数据线可以传输8×7bit＝56bit，除奇路（OR0～OR7、OG0～OG7、OB0～OB7）和偶路（BR0～ER7、EG0～EG7、EB0～EB7）占去48bit，还剩下8bit，HS、VS、DE信号占3bit，还空余5bit（若HS、VS信号不传输，将空余7bit）。

图4 双路8bit LVDS接口液晶面板信号

四、线路接法

如下为LCD转LVDS的芯片THC63LVDM83R datasheet中pin define。

(FROM THC63LVDM83R芯片手册)

下面是另一个LCD转LVDS的芯片sn75lvds83b的接线图：

（FROM sn75lvds83b.pdf）

FORMAT 1 8bit SYNC MODE CIRCUIT

Connection

THC63LVDM83R

五、Layout

如下为AMD平台NILE880M-F2的LVDS部分layout rule：

1.阻抗目標為differential 100 ohm±15%，Single-End （单端）=50ohm（根据platform design guide来定，如callpela则为differential 85 OHM）

3.轉層時請在距離via 50 mils 內加轉層GND via（for EMI），最多能有2個轉層via..

4.信號必须要參考GND 層.

5.在Breakout 區裏,Space 可以縮到4 mils, data線對與對之間的space 可以縮到10mils, 但最大長度只能500 mils.

6. Routing Area: 尽量走干净的层。以下面的叠构为例，L1、L3、L10为最干净的层，L5其次。下载本文