半 导 体 学 报
CHI NESE JOURNA L OF SE MIC ONDUCT ORS
V ol.26 N o.1
Jan.,2005
3国家高技术研究发展计划资助项目(批准号:2001AA312060)
王雪艳 女,硕士研究生,主要从事万兆以太网和S DH 2专用高速集成电路设计. 朱 恩 男,教授,从事以太网和光纤倍讯系统专用集成电路的研究. 2003212230收到,2004207215定稿
2005中国电子学会
11GH z CMOS 环形压控振荡器设计
3
王雪艳 朱 恩 熊明珍 王志功
(东南大学射频与光电集成电路研究所,南京 210096)
摘要:设计了一种全差分高速环形压控振荡器(VC O ).该VC O 有三级,每一级的增益是快慢通路增益的矢量叠加和,快慢通路的增益由底部电流源决定,差分控制电压通过镜像电流源控制快慢通路的各自电流,最终实现对振荡频率的调节.分析了VC O 的工作原理及其相位噪声.电路采用TS MC 公司0118μm 标准C M OS 工艺制作.测试结果显示:芯片工作频率为10188～11172G H z ,相位噪声为-101dBc/H z @10MH z ,输出信号抖动为318ps rms ,在118V 电源电压下的直流功耗约为75mW.该VC O 可以应用于锁相环和频率合成器中.关键词:压控振荡器;相位噪声;射频电路
EEACC :1230B
中图分类号:T N752 文献标识码:A 文章编号:025324177(2005)0120187205
1 引言
压控振荡器被广泛应用于通信系统电路中,例如锁相环、频率综合器以及时钟产生和时钟恢复电
路.常见VC O 的实现形式有LC 振荡器和环形振荡器.在GH z 频段上,LC 振荡器的噪声性能优于环形振荡器
[1].在标准C M OS 工艺中为了防止栓锁效应,硅衬底多为高掺杂,而当频率达到10GH z 以上时,由于衬底的高掺杂,电感高频损失增加.主要表现为
导电率较低的电感在高频下产生的“趋肤效应”[2]
和
“涡流效应”[2]
严重,使其自谐振频率和Q 值急剧下降.目前国内外已报道的研究成果中能达到10GH z
以上的多采用一些先进工艺,如0113μm C M OS ,G aAs ,G eSi [3],Bipolar [4],以及非标准的低掺杂衬底来
实现,但无法与现有C M OS 工艺兼容,而现有C M OS 工艺实现的电路速度又比较低[5～7].因此,采用低成本、低功耗、易集成且易寻求代工服务的标准C M OS 工艺设计高速通信集成电路,既是市场的需要,也是研究的重点.
2 电路结构
设计的VC O 系统框图如图1所示,整个系统包括三级延迟、可控镜像电流源、两级输出缓冲和偏置
电路.全部采用全差分、全对称的电路结构,级与级之间直接耦合.前一级输出缓冲用于增加VC O 驱动负载电容的能力,后一级输出缓冲用于消除信号反射而造成的功率损耗,增加传输效率,实现50Ω传输线匹配.两级输出缓冲均采用源级耦合差分对构成.偏置电路包括高值电阻分压结构和有源器件分压结构,分别用于控制输入端的内偏置和电路中的电流源偏置.
图1 VCO 系统框图
Fig.1 V oltage 2control oscillator architecture
负反馈振荡器起振的必要条件是环路增益满足下面两个条件:
|H(jω0)|≥1(1)
∠H(jω0)=180°(2) 这些条件是必要非充分的.为了使VC O在温度和工艺存在偏差情况下仍能起振,我们选择环路的增益至少是两到三倍.考虑到级数较多不但增加面积且增加功耗,所以本设计选择三级.根据公式(1)和(2)计算得出,三级环形VC O的每一级低频增益至少是2,3ω0频率信号的相移为60°(3ω0是振荡频率,ω0是每级差分放大对的3dB带宽).
VC O每级的框图如图2所示,它由快速通路和慢速通路组成,差分对NM1,NM2组成信号的快速通路,差分对NM3,NM4和延迟单元组成信号的慢速通路.输出信号是两通路的矢量叠加,V cont调节两通路的增益.当快速通路开启,慢速通路关断时,振荡频率最高;而快速通路关断,慢速通路开启时,振荡频率最低;V cont使快速通路和慢速通路同时开启时,振荡频率由两通路延迟的矢量和决定.慢速通路中插入的延迟单元为源级耦合的基本差分放大器,负载为PM OS管.延迟单元只是要求提供一定的延迟,因此可以牺牲一定的增益来减小输入电容,从而拓展VC O单级带宽.
VC O每级增益的变化通过调节差分对NM1, NM2和差分对NM3,NM4底部电流源实现.由于当NM3,NM4差分对增益为零时,慢速通路就完全关断,所以延迟单元不需要调节.输出信号幅度恒定是我们所希望的.假设差分对NM1,NM2和差分对NM3,NM4电流反向变化,电流和为定值,那么快慢通路的矢量叠加得到的输出信号的摆幅恒定.为了实现电流和为定值,电路中使用了差分镜像电流源,与源级耦合差分对相比,它既避免了低电压时管子叠放对管子工作状态的影响,同时又增强了控制端与输出端的隔离,有利于抑制噪声,提高相位噪声.镜像电流源中,我们选用
PM OS差分对是考虑到PM OS管比NM OS管有较小的1/f噪声(闪烁噪声)和较小的噪声跨导.对同样的噪声电压,跨导小的PM OS管输出的噪声电流小,引起的相位噪声小.
图2 VCO单级电路示意图
Fig.2 One stage of VC O
4 相位噪声分析
VC O的主要性能指标主要包括振荡频率、电压2频率转换的线性度、调谐范围、相位噪声、抖动和制造成本.其中相位噪声和抖动最为关键,主要表现在输出频率的波动,它直接影响定时的精度,降低了一定信噪比情况下的信号传输的误码率,不能实现最佳传输.相位和频率的波动因此成为国内外理论界研究热点[8～10].建立了适用于各种振荡器的模型,其中最主要的是线性时不变(LTI)模型和线性时变(LT V)模型.它们都详细解释了各种噪声源转化为相位和幅度变化的机理,在相位噪声谱线的邻近载频的1/f3区主要受1/f噪声影响.低频的1/f噪声正是由于有源器件在关断过程中的非线性调制而影响输出频谱的.在1/f2区主要受白噪声的影响.在不同的区域内我们重点优化关键噪声.影响相位噪声的主要因素除了噪声功率谱密度和功耗外,还有脉冲敏感函数(ISF)Γ.Γ通过优化输出波形的对称性来减小.
噪声主要来源可以分为两组[11],分别为器件噪声和外加干扰.热噪声(thermal noise)、散弹噪声(shot noise)、闪烁噪声(flicker noise)属于器件噪声;电源噪声和衬底噪声(supply and substrate noise)属于外加干扰噪声.
881半 导 体 学 报第26卷1/f2区的关键噪声白噪声(white noise)主要是热噪声.热噪声包括电阻热噪声、有源管沟道热噪声和栅电阻热噪声.公式(3)和(4)给出了沟道热噪声和栅热噪声的表达式:
I2nd=4kTγg d0Δf(3)
I2ng=4kTδg gΔf(4)式中 γ,δ是依赖管子偏置的系数,在饱和状态下与沟道长度成反比,短沟道中γ一般为2～3,δ约是γ的2倍;g d0是漏端零偏置下的漏输出跨导;g g 是栅到源导纳的实部.由(3)式可知,减小跨导可以降低噪声.作为恒流源的管子则可采用栅长较长的管子.对于栅宽较大的管子可通过叉指型版图设计来减小栅电阻热噪声.
1/f3区的关键噪声1/f噪声,又称闪烁噪声,它的谱密度随频率的降低而增加.公式(5)给出了有源器件的电流源模型:
I2n=
Kg2m
C ox WL
×1
f
(5)
K是由工艺决定的参数.工艺一定情况下,增大管子面积可以减小1/f噪声.电流源适当选择大一点的管子.一般认为PM OS比NM OS有更小的1/f噪声,因为前者沟道中载流子为空穴[11].前面提到选择PM OS为控制电路的电流源.
电源噪声和衬底噪声对相位噪声的影响不能忽略,与级数有关而与功耗无关.由于振荡器每一级都受到相同的干扰,呈现完全相关的噪声.在频率一定时,级数越多则电源噪声对相位噪声越多,一般选择三级.版图设计中注意完全对称原则,将有效抑制电源引入的共模噪声.尽量增大电源和地线之间的电容,可滤除电源耦合串扰.有源放大管衬底噪声可以看作是电源噪声的负变化,即衬底电压变化-ΔV 等效为电源电压变化ΔV.
5 仿真和测试结果
本设计采用TS MC公司的0118μm C M OS模型进行仿真,前仿真使用Agilent ADS高频设计工具,后仿真使用Cadence的S pectre.版图设计在Cadence环境中完成.流片版图如图3所示,核心面积只有012mm×012mm.
芯片测试在作者所在研究所完成,主要测试设备包括美国Cascade Microtech公司的微波速芯片测试台,G SG SG高频探针高析仪,美国HP公司的
22
图3 VCO芯片照片
Fig.3 Chip die photograph
GH z频谱分析仪和美国Agilent公司86100A系列数字通信分析仪.测试结果表明:芯片工作频率范围为10188～11172GH z,图4为VC O在1115GH z时振荡频谱,在10MH z频偏处(小于1‰f0)测得单边带相位噪声约-101dBc/H z,控制电压在0～112V变化,电压2频率转换系数K VCO为700MH z/V;图5显示振荡器的电压2频率转换具有很好的线性度;图6给出输出时钟信号波形,可以看出波形有很好的对称性,
实
图4 VCO振荡频谱图
Fig.4 VC O output
spectrum
图5 压控特性曲线
Fig.5 V oltage2control2frequency curve
981
第1期王雪艳等: 11G H z C M OS环形压控振荡器设计
测占空比为48%,输出信号峰2峰值为120mV ;图7
中显示信号抖动为318ps rms.整个芯片以118V 电源电压供电,功耗为75mW.由于输出缓冲带宽的,输出信号幅度峰2峰值较小,信号经过输出缓冲后信噪比下降,若采用电感补偿技术拓展输出缓冲带宽,可得到更好的性能
.
图6 输出时钟信号波形
Fig.6 Measured VC O output in time
domain
图7 抖动的柱状图
Fig.7 Jitter of output
6 结论
基于0118μm 标准C M OS 工艺,设计完成了工作
速度达到11GH z 的环形VC O ,比现有设计的工作速度提高了4～6倍.通过对各种噪声的分析以及电路本身对噪声敏感度分析,综合优化电路参数.测试结果显示该VC O 的压控特性线性度好,输出波形基本对称,调频范围适中,相位噪声低于文献[6]中的
-80dBc/H z @5MH z ,满足通信系统的一般要求.可
根据需要调整部分参数集成到锁相环中,用于万兆以太网、ST M 2和OC 2192的时钟产生和时钟恢复电路中.参考文献
[1] Chi Baoy ong ,Shi Bingxue.A 214G H z C M OS quadrature v oltage 2con 2
trolled oscilla based on symmterical spiral inductors and differential
diodes.Chinese Journal of Semiconductors ,2002,23(2):131(in Chi 2nese )[池保勇,石秉学.基于对称螺旋型电感和差分二极管的214G H z C M OS 正交输出压控振荡器.半导体学报,2002,23(2):131]
[2] Lee T H.The Design of C M OS radio 2frequency integrated circuits.
Cambirdge :Press of the University of Cambirdge ,1998
[3] G reshishchev Y M ,Schvan P.S iG e clock and data recovery IC with
line type P LL for 102G b/s S ONET application.Proc 1999Bipolar/BiC M OS Circuits and T echnology M eeting ,1999:169
[4] Wurzer M ,et al.402G b/s integtated clock and data recovery circuit in
a silion bipolar technology.Proc 1999Bipolar/BiC M OS Circuits and T echnology M eeting ,1998:136
[5] Razavi B.
A 32G H z 252mW C M OS phase 2lock loop.
IEEE
Sym posium on V LSI Circuits Digest of T echnical Papers ,1994:131
[6] Anand B A ,Razaiv B.A C M OS clock recovery circuit for 2152G b/s
NRZ data.IEEE J S olid 2S tate Circuits ,2001,36(3):432
[7] W ang Zhao ,Liu Fei ,Ji Lijiu.A novel dual 2path current 2m ode v oltage
controlled oscillator.Chinese Journal of Semiconductors ,2002,23(3):305(in Chinese )[王钊,刘飞,吉利久.新型双环路电流型压控
振荡器.半导体学报,2002,23(3):305]
[8] Hajimiri A ,Lee T H.G eneral theory of phase noise in electrical oscil 2
lators.IEEE J S olid 2S tate Circuits ,1998,33:179
[9] Razavi B.A study of phase noise in C M OS oscillators.IEEE J S olid 2
S tate Circuits ,1996,31:331
[10] Hajimiri A ,Lim otyrakis S ,Lee T H.Jitter and phase noise in ring os 2
cillators.IEEE J S olid 2S tate Ciruits ,1999,34(6):790
[11] Razavi B.Design of analog C M OS integrated circuits.New Y ork :M c 2
G raw 2H ill C om panies ,2000
091半 导 体 学 报第26卷
Design of 11GH z CMOS Ring VCO 3
Wang Xueyan ,Zhu En ,X iong Mingzhen ,and Wang Zhig ong
(Institute o f RF 2&OE 2IC s ,Southeast University ,Nanjing 210096,China )
Abstract :A full integrated high 2speed ring VC O is designed.The VC O consists of three stages ,and each consists of a fast path and a slow path whose output are summed and whose gains are adjusted by tail currents.The tail currents of fast and slow paths are controlled by the control
v oltage through current mirrors.The VC O is realized in 0118μm standard C M OS process.Measurements show that the operating frequency covers
10188～11172G H z.The phase noise is -101dBc/H z @10MH z and jitter is about 318ps rm.The power consumption is about 75mW at a supply v oltage of 118V.P otential applications include P LLs and frequency synthesizers.K ey w ords :VC O ;phase noise ;RFIC EEACC :1230B
Article I D :025324177(2005)0120187205
3Project supported by National H igh T echnology Research and Development Program of China (N o.2001AA312060)
W ang Xueyan female ,was born in 1977,MS degree.She is engaged in the research on high 2speed integrated circuit of 102gigabit ethernet and S DH 2. Zhu En male ,profess or.He is engaged in the research on integrated circuit of ethernet and optical transmission system. Received 30December 2003,revised manuscript received 15July 2004
2005Chinese Institute of E lectronics
1
91第1期王雪艳等: 11G H z C M OS 环形压控振荡器设计下载本文
