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数字系统设计技术-教学大纲
2025-09-28 00:41:37 责编:小OO
文档
《数字系统设计技术》教学大纲

课程编号:

课程名称:数字系统设计技术(Digital System Design Technology)

学时学分: 81/3.5

开课对象:自动化专业 、计算机科学与技术专业

课程类型:专业选修 

先修课程:《电路分析》、《模拟电子技术基础》、《数字逻辑与系统》

一、课程目的与任务

《数字系统设计技术》是计算机科学与技术专业、自动化专业的高年级专业选修课程。是在学生具备了《数字逻辑与系统》基础知识之后,系统学习数字系统设计技术以及掌握现代数字系统设计思想及方法的一个重要教学环节。

 本课程设置由理论授课和实践教学两个部分组成,其中理论授课学时为36学时,实践教学学时为45学时,主要内容是阐述现代数字系统设计方法。本课程的主要目的是引导学生进一步从功能电路设计转向系统设计;由传统的通用集成电路应用转向可编程逻辑器件的应用;从硬件设计转向硬件软件高度渗透的设计,从而拓宽数字技术知识面,提高学生在数字系统设计方面的专业技能。

二、教学内容、重点和难点及教学要求

本课程的主要内容包括数字系统的两大主要组成部分、Verilog HDL的概念、特征、应用实例、可编程逻辑器件如CPLD、FPGA的基本组成及应用技术、以及硬件编程语言的开发环境如QuartusII/ISE等。具体课程内容、学时分配及重点、难点与教学要求如下。

课程内容学时

分配

重点与难点备注
第一章  数字系统设计基础

第一节  数据系统设计方法、步骤和流程

第二节  数字系统的算法设计和硬件实现思想;

第三节 有限状态机设计思想

第四节 设计实例

6学时理论授课

本章要求学生重点掌握数字系统基本模型、基本结构和设计步骤。基本掌握系统设计的基本方法和常用描述工具。

熟悉组成系统的两大部分:数据处理单元和控制单元的设计和采用通用集成电路的实现方法。本章难点有限状态机。

第二章Verilog HDL开发环境及基础知识

第一节Verilog HDL 开发工具QuartresII/maxplusII/ISE

第二节Verilog HDL 的基本结构及描述方式;

第三节可编程逻辑器件应用;

2理论授课+2学时课程实验

本章重点要求学生熟悉开发环境、能够进行设计输入、仿真和器件下载。

重点要求学生了解Verilog HDL语言的基本结构及常用描述方式;了解常见可编程逻辑器件及其应用。

本章难点是可编程逻辑器件的正确应用。

5学时上机训练

第三章  Verilog HDL 基础语法

第一节  数据类型及操作符

第二节  顺序描述语句

第三节  并行描述语句

第四节  赋值语句

第五节条件语句

第六节系统任务和函数

第七节面向合的Verilog 模块设计

12理论授课+2学时课程实验

本章是本课程理论学习的重点内容,重点要求学生熟练掌握Verilog HDL 的基本语法中的顺序、并行、赋值、条件语句的语法特点及使用方法。掌握Verilog HDL中系统任务和函数的编写和调用。本章难点是正确使用语法。

5学时上机训练

第四章 测试模块和激励模块

第一节 测试模块的编写;

第二节 激励模块的编写;

2理论授课

本章要求学生重点掌握基于Verilog HDL的测试模块及激励模块编写的方法。

2学时上机训练

第五章  基于Verilog HDL 的组合、时序逻辑电路设计

第一节较为复杂组合逻辑电路设计;

第二节较为复杂时序逻辑电路设计;

第三节第三节 组合时序综合设计举例

4学时理论+21学时课程实验

本章要求学生重点掌握基于Verilog HDL的组合和时序电路逻辑设计的方法,以及现代数字系统设计思想方法。难点是综合设计及实现。

20学时课外辅导

第六章 复杂数字系统设计及实例

10理论授课+20学时课程实验

本章主要通过具体实例讲解基于Verilog HD复杂数字系统设计的一般原则与方法。本章涉及本门课程所学主众多内容,也是本门课程的所学知识的综合应用,是本课程学习中的难点。

30学时课外辅导

注1:实践教学设计参见本大纲第五部分

三、作业与考核方式

(一)作业要求

每章书后配有思考题,要求学生课后完成。课上提问检查学生的完成情况,并重点讲解解题思路和要点,同时根据本课程的特点会适当增加设计型练习及训练,以帮助学生掌握设计思想和方法。

(二)考核方式

由于本课程专业选修课程,其教学重点在于培养和提高学生的实践能力,主要考察学生的设计能力,重点在于考察学生对于系统设计的思想方法的掌握情况,及设计分析问题的能力。因此学生成绩由平时成绩(80%)和期末(20%)成绩两部分组成。其中平时成绩主要包括理论课平时成绩和实验课平时成绩。其中理论课平时成绩包括上课出勤、平时作业以及课堂提问(10%);实验课平时成绩(70%)是本课程所有实验成绩的平均;每个实验成绩的评定方法为实验课出勤(5%)、实验预习情况(5%)、实验过程操作情况及设计思路的创新性(50%)、实验报告(10%)。期末(20%)主要考核以理论课学习小结评定及本学期实验问题小结评定。

四、课程教材及参考书

(一)教材

侯伯亨主编,《现代数字系统设计》,西安电子科技大学出版社2004年。

夏宇闻主编,Verilog 数字系统设计教程,北京航空航天大学出版社,2003

(二)主要参考书

1、鲍家元 毛文林,《数字逻辑》(第二版),高等教育出版社,2002年

2、John F. Wakerly,《Digital Design— principles & practices (Third Edition)》,高等教育出版社,2001年

3、MIT开放式课程镜像网站——课程编号6.111。

4、Palnitkar, Samir. Verilog® HDL. 2nd ed. Pearson Education, 2003。

5、Thomas, Donald, and Philip Moorby. The Verilog® H ardware Description Language. 5th ed. Kluwer Academic Publishers, 2002.

五、实践教学环节设计

本课程与《数字系统设计技术实验》(45学时/1学分)配套开设,实验课程内容涉及Verilog HDL开发环境、设计输入仿真下载及可编程逻辑器件使用、Verilog HDL的基础语法训练、基于Verilog HDL的数字系统设计训练等内容。本实践环节重点在于培养学生软硬件渗透设计的思想,实验采用分组形式,每组2-3人。通过本实践环节培养学生认真观察实验现象、分析思考问题以及团队协作意识。参考设计题目及要求如下:

序号实验项目名称参考学时分配实验要求
1开发环境使用及基本语法训练2(1)ISE/QuartusII/MAX+PlusII输入、编译、仿真

(2)在系统编程的方法

(3)数字系统设计流程。

28位全加器

3(1)掌握全加器的原理和设计方法

(2) 进一步巩固文本和图形法结合的设计方法。

3数码扫描显示电路5(1)掌握数码扫描显示的原理和设计方法

(2)掌握文本图形共同设计方法。

4译码器设计5(1)进一步掌握ISE/QuartusII/MAX+PlusII软件的应用

(2)七段译码器的原理

(3)进一步熟悉设计流程

5点阵图形显示设计4
6智力竞赛抢答器6(1)三人抢答器的原理

(2)模块化的设计思想

(3)多人抢答功能扩展

6A/D变换控制器

6(1)掌握A/D变换的原理和A/D变换控制器的设计方法

(2)掌握状态机进行系统设计的方法。

7辩论赛记时器20(1)记时器的功能分析及其模块化分解

(2)层次化设计思想

(3)掌握原件例化的层次化设计方法

8数字频率计20(1)掌握测频原理

(2)掌握自顶向下的层次化系统设计方法

9数字钟设计20(1)掌握电子钟的工作原理

(2)进一步掌握自顶向下的层次化系统设计方法。

10最小化嵌入式系统设计20(1)熟悉所设计的嵌入式系统的工作原理

(2)进一步掌握自顶向下的层次化系统设计方法。

六、其他说明下载本文
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