一、实验目的
1.掌握用SSI（小规模数字集成电路）实现简单组合逻辑电路的方法。
2.掌握简单数字电路的安装于调试技术。
3.进一步熟悉数字万用表、示波器等仪器的使用办法。
4.熟悉用Verilog HDL描述组合逻辑电路的方法，以及EDA仿真技术。
二、实验元器件及条件
集成电路 74LS00 2片；74LS86 一片
计算机、MAX+PLUSⅡ 10.2集成开发环境、可编程器件实验板及专用的在系统编程电缆
三、预习要求
1.按设计步骤，根据所给器件设计实验内容的逻辑实验电路图。
2.在附录C中查出74LS00、74LS10和74LS86的引脚排列图。
四、实验说明
1.组合逻辑电路的设计流程
组合逻辑电路的设计步骤如图，先根据实际的逻辑问题进行逻辑抽象，定义逻辑状态的含义，在按照给定事件因果关系列出逻辑关系真值表。然后用给定的器件实现简化后的逻辑表达式，画出逻辑电路图。
电路“最简”的标准，是指线路所用的器件个数最少，器件的种类最少。而且器件之间的连线也最少。
2.组合逻辑电路设计举例
五、实验内容
1.大小比较电路设计
根据给定的器件，设计一个能判断1位二进制数A与B大小的比较电路。画出逻辑图，用分别表示三种状态。即。
设A、B分别接至数据开关，接至逻辑指示灯（或发光二极管），将实验结果记入表中。
2.全加器/全减器电路设计
根据给定的器件，设计一个全加器/全减器电路，使之能实现1位加法运算又能实现1位减法运算。当控制量M=0时，电路实现加法运算；当M=1时，电路实现减法运算。
3.数据选择器的设计
设A，B为数据选择控制开端， 为数据输入端，L为输出端，设计具有下表的数据选择器。
| 地址输入 | 数据输出 | |
| A | B | L |
| 0 | 0 | 0 |
| 0 | 1 | D1 |
| 1 | 0 | D2 |
| 1 | 1 | D3 |
1.在MAX+PLUSⅡ软件中，对设计的大小比较电路，全加/减器，用原理图输入方式进行仿真测试验证其逻辑功能的正确性。然后将它们下载到可编程器件实验板上，实行测试电路的逻辑功能。
2.用Verilog HDL对大小比较电路与数据选择器建模，并进行仿真设计，验证其逻辑功能的正确性。然后将他们下载到可编程器件实验板上，实际测试电路的逻辑功能。下载本文
