Ｖｏｌ．１０Ｎｏ．４Ａｐｒ．２００８
第１０卷第４期
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０引言
目前，在数字信号处理技术中，ＤＳＰ＋ＣＰＬＤ
是控制接口设计中比较常用的方式。然而，ＡＤ－
ＳＰ－ＢＦ５３３虽有异步串口，但该芯片只有一个异步
串口，当一个系统中出现多个ＵＡＲＴ接口时，
ＡＤＳＰ－ＢＦ５３３就显得为力了。为此，本文采
用ＣＰＬＤ来实现多路ＵＡＲＴ接口的设计，以满足
ＡＤＳＰ－ＢＦ５３３与多路ＵＡＲＴ接口的通信。
１ＡＤＳＰ－ＢＦ５３３简介
ＡＤＳＰ－ＢＦ５３３处理器是Ｂｌａｃｋｆｉｎ系列产品中的
一员。其最大工作频率可达６００ＭＨｚ。Ｂｌａｃｋｆｉｎ处理器内核包含有２个１６位乘法器、２个４０位累加器、２个４０位ＡＬＵ、４个视频ＡＬＵ和１个４０位移位器，可处理来自寄存器组的８位、１６位或３２位数据。
该处理器包含有丰富的外设，可通过不同的高速宽带总线与内核相连。该系统不但配置灵活，而且有极好的性能。通用外设包括ＵＡＲＴ、带有ＰＷＭ（脉冲宽度调制）和脉冲测量能力的定时器、通用Ｉ／Ｏ标志引脚、实时时钟和看门狗定时器等。
该处理器有多个的ＤＭＡ控制器，能够以最小的处理器内核开销自动完成数据传输。
ＤＭＡ传输可以发生在ＡＤＳＰ－ＢＦ５３３处理器的内部
存储器和任一有ＤＭＡ能力的外设之间。此外，
ＤＭＡ传输也可以在任一有ＤＭＡ能力的外设和已
连接到外部存储器接口的外部设备之间完成（包括ＳＤＲＡＭ控制器、异步存储器控制器）。有ＤＭＡ传输能力的外设包括ＳＰＯＲＴｓ、ＳＰＩ端口、ＵＡＲＴ和ＰＰＩ端口。每个的、有ＤＭＡ能力的外设至少应有一个专用ＤＭＡ通道。
ＡＤＳＰ－ＢＦ５３３处理器有１６个双向通用可编程Ｉ／Ｏ引脚（ＰＦ１５－０）。每一个可编程引脚对标志控制
寄存器、标志状态寄存器和标志中断寄存器的编程均可控制。标志方向控制寄存器可规定每个的ＰＦｘ引脚的方向，并可用作输入或输出。
ＡＤＳＰ－ＢＦ５３３该处理器提供有１个全双工的通
用异步接收／发送（ＵＡＲＴ）端口，并与ＰＣ标准的
ＵＡＲＴ完全兼容。ＵＡＲＴ端口可为其它外设或主机
提供一个简化的ＵＡＲＴ接口，并可支持全双工、有ＤＭＡ能力的异步串行数据传输。ＵＡＲＴ端口可支持５～８个数据位、１或２个停止位以及无校验、奇校验、偶校验位。ＵＡＲＴ端口的波特率、串行数据格式、错误代码的产生和状态、中断等均可编程设置。
２ＭｏｄｅｌＳｉｍ仿真工具
ＭｏｄｅｌＳｉｍ为ＨＤＬ仿真工具，利用该软件可对
所设计的ＶＨＤＬ或Ｖｅｒｉｌｏｇ程序进行仿真。Ｍｏｄｅｌ－
收稿日期：２００７－１１－２９
基于ＡＤＳＰ－ＢＦ５３３和ＥＰＭ７１６０实现的
多路ＵＡＲＴ接口电路设计
程小震，，唐宏
（西安电子科技大学信息对抗研究所，陕西
西安
７１００７１）
摘
要：在介绍了ＡＤＳＰ－ＢＦ５３３处理器的基础上，给出了基于ＡＤＳＰ－ＢＦ５３３和ＣＰＬＤ设计具有
多路ＵＡＲＴ接口的系统设计方法，该方法克服了一个系统中的ＡＤＳＰ－ＢＦ５３３不能满足多个
ＵＡＲＴ接口的缺点。文章最后还给出了基于ＭｏｄｅｌＳｉｍ的仿真波形。
关键词：异步串口；分频；ＭｏｄｅｌＳｉｍ；多路ＵＡＲＴ接口
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Ｓｉｍ支持ＩＥＥＥ常见的各种硬件描述语言标准。
Ｍｏｄｅｌｓｉｍ仿真工具是Ｍｏｄｅｌ公司开发的。它
可以支持Ｖｅｒｉｌｏｇ、ＶＨＤＬ以及它们的混合仿真，也可以将整个程序分步执行，使设计者直接看到自己程序的下一步要执行的语句，而且在程序执行的任何步骤、任何时刻，都可以查看任意变量的当前值，也可以在Ｄａｔａｆｌｏｗ窗口查看某一单元或模块输入输出的连续变化等情况，因而比ｑｕａｒ－
ｔｕｓ自带的仿真器功能强大的多，是目前业界最通
用的仿真器之一。
３异步串口原理
ＵＡＲＴ（ＵｎｉｖｅｒｓａｌＡｓｙｎｃｈｒｏｎｏｕｓＲｅｃｅｉｖｅｒ／Ｔｒａｎｓ－
ｍｉｔｔｅｒ）通用异步收发器是用于控制计算机与串行
设备的芯片。它提供有ＲＳ－２３２Ｃ数据终端设备接口，因此，可以通过计算机和调制解调器或其它使用ＲＳ－２３２Ｃ接口的串行设备进行通信。ＵＡＲＴ内部结构原理如图１所示。图２所示是其系统总体结构框图。图２中的总线控制逻辑主要用于完成数据总线的方向控制。
ＵＡＲＴ发送模块中１６位并行数据的高４位用来
控制是发向第几路的数据，低八位则是要发给该
路异步串口的数据。发送模块中还有一部分用来把并行低８位数据转化成串行８位数据，然后再根据并行数据的高４位判断发往哪一个异步串口。
ＵＡＲＴ接收模块中，把接收到的８位串行数据
转化成并行数据送到总线控制逻辑，然后通过中断通知ＤＳＰ来读取。
这样就实现了通过ＤＳＰ的并行数据总线来控制１０路异步串口的收发数据。
４
波形仿真
４．１
发送模块的仿真波形
本设计中的ＥＰＭ７１２８采用２４．５７６ＭＨｚ的晶振
输入，使用时应根据外部的串口波特率在内部通过编程对此输入时钟进行相应的分频处理。其发送模块的仿真波形图如图３所示。图中，ｄａｔａ＿ｉｎ是ＤＳＰ输入的并行１６位数据，ｒｅｓｅｔ可用来复位，高电平有效；
ｗｒｉｔｅ＿ｓｔｒｏｂｅ是ＤＳＰ的写信号；
ｓ１＿ｏｕｔ～ｓ１０＿ｏｕｔ分别是异步串口１～１０的输出。为
了验证本设计的灵活性，可以控制不同的串口让其输出不同的数据，也就是由串口１～１０分别输出
１～１０的数据。
在发送模块中，通过检测ｗｒｉｔｅ＿ｓｔｒｏｂｅ的下降沿可以把并行数据存储到ＣＰＬＤ中，再使能发送时钟，并给数据加上起始位０、校验位、停止位
１，然后按照发送时钟的节拍把数据一位一位的
发送出去。
４．２接收模块的仿真波形
在ＥＰＭ７１２８中编程检测输入串口数据的下降
沿，并使能接收时钟，然后即可开始接收数据。接收数据时，要把接到的第一位数据去掉，然后取第２～９位数据，这样就把起始位去掉了，从而得到八位数据。接收模块的仿真波形如图４所示。
ｓｅｒｉａｌ１＿ｉｎ～ｓｅｒｉａｌ１０＿ｉｎ是第一路到第十路串口
的接收端口，它们的输入数据依次是１～１０；ｃｌｏｃｋ是系统时钟；ｒｅｓｅｔ是系统复位，高电平有效；
ｒｅａｄ＿ｓｔｒｏｂｅ是ＤＳＰ的读信号；ｆｌａｇ是通道选择，用１～１０分别对应开通第１路到第１０路串口通道，图５
是第１０路串口所接收的信号局部波形放大图；
ｄａｔａ＿ｏ是并行数据输出；ｒｅｃｅｉｖｅｄ８位串行数据接
收完毕后，通过高电平向ＤＳＰ发出的中断请求信
图１
ＵＡＲＴ内部原理结构图
图２
系统总体结构框图
新特器件应用
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Ｅｌｅｃｔｒｏｎｉｃ
Ｃｏｍｐｏｎｅｎｔ＆ＤｅｖｉｃｅＡｐｐｌｉｃａｔｉｏｎｓ
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号，以便ＤＳＰ通过读信号ｒｅａｄ＿ｓｔｒｏｂｅ读取数据；ｒｘｃｌｋ＿ｅｎａｂｌｅ是接收串行数据时钟使能；ｒｘｃｌｋ是接
收串行数据时钟。
从图５的放大图可以看出，在串口没有接收数据时，ｄａｔａ＿ｏ为高阻状态，ｔｘｃｌｋ＿ｅｎａｂｌｅ是低电平，因而不使能，ｔｘｃｌｋ没有接收时钟，ｒｅｃｅｉｖｅｄ是低电平，没有置高；而当开始接收数据时，
ｄａｔａ＿ｏ是高阻态，ｔｘｃｌｋ＿ｅｎａｂｌｅ为高电平使能，ｔｘ－ｃｌｋ有接收时钟；此后再当接收完数据时，ｒｅ－ｃｅｉｖｅｄ为高电平并向ＤＳＰ发送中断请求信号；此
时，ＤＳＰ响应中断，并通过ｒｅａｄ＿ｓｔｒｏｂｅ置低来读取数据，从而使数据１０出现在并行数据线上。
现在可以从ｓｅｒｉａｌ１０＿ｉｎ结合ｒｘｃｌｋ来分析接收到的数据，串行数据依次是００１０１００００１，因为第一位０是起始位，故数据从第二位算起的八位数据是０１０１００００，又因数据是低位先发，因此，真正的数据是００００１０１０（十进制数是１０），由图中可
以看到，ｄａｔａ＿ｏ上输出的确实是１０。
５结束语
当一个系统中存在多个异步串行接口时，基
于ＡＤＳＰ－ＢＦ５３３和ＣＰＬＤ设计的、具有多路ＵＡＲＴ接口的系统，可以方便的分别与多个异步串口进行通信，而且灵活性比较强，成本也很低，功能也比较完善。目前，该设计经实际板子验证，结果证明完全可行。
参考文献
［１］苏涛，何学辉，吕林夏．实时信号处理系统设计［Ｍ］．西安：西安电子科技大学出版社，２００６．
［２］任晓东，文博．ＣＰＬＤ／ＦＰＧＡ高级应用开发指南［Ｍ］．北京：电子工业出版社，２００３．
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廖日坤．ＣＰＬＤ／ＦＰＧＡ嵌入式应用开发技术白
金手册
［Ｍ］．北京：中国电力出版社，２００５．
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