一.项目建立
版本
启动软件
创建新项目
点击:NEXT
设置路径,名称,顶层实体后,点击NEXT
选择器件
EDA工具设置,可跳过,后期设置.
配置结束.
二.创建文件
创建块和原理图文件:FILE\\NEW\\BLOCK DIAGRAM /SCHEMATIC FILE
要求文件保存与实体名相同
新建原理图文件,放置逻辑符号
右键点击,并将此文件设置成顶层实体文件.
新建:File\\NEW\\verilog HDL file,文件名为ABCD.V
右键点击,并将此文件创建成符号逻辑文件EFGH.
形成符号文件:EFGH,在顶层文件中调用
画逻辑图,并分配引脚.
保存,编译.
三.仿真过程
仿真环境配置:
点击菜单栏中processing,选择start，选择start testbench template write。此时会自动生成testbench模板到项目文件夹simulation里面，后缀为.vt
在quatusii界面打开.vt文件，进行修改编辑。
在项目管理窗器件上右击选择件Device打开如下界面
点击
按照.vt内容填写上面内容, 选择modelsim文件夹下.vt文件
点击确认，所有设置就完成了
点击Tools>RUN EDA simulation Tools>EDA GATE LEVEL simulation即可。若无错误，系统可自动调用Modesim,直到弹出
点击运行
仿真图形仿真结果如下:下载本文
