1.Verification of board import
1.1 check stack-up
1.2 check net
1.3 check circuit element
2.Resonant mode analysis
2.1 未修改前，原分地、分power
2.2 部分power plane合併 (已合地)
2.3 加de-coupling電容 (已合地、合power)
3.Target Impedance
3.1 VDD3.3V for general IO
3.2 RF_VDD33
4.Voltage Drop (IR drop)
4.1 Generate sources and sinks
4.2 Meshing
4.3 Plotting and analyzing results
4.3.1. 原分地、分電源
4.3.2. 合地、合電源後
5.案例分析 -- DCDC noise couple
5.1 模擬方法描述
5.2 模擬結果
5.2.1 電流分佈密度
5.2.2 近場強度分佈
6.問題與討論
6.1 為何在數MHz低頻存在resonant頻點?
6.2 Resonant 要壓到什麼程度才夠?
6.3 Target Impedance要壓到什麼程度才夠?
6.4 為何可以用電流密度來解釋合地後noise改善的現象?
6.5 如何解釋合地後RF_VDD33的Target Impedance大幅改善的現象?
7.補充資料
7.1 Compare an microstrip line with different imperfect ground planes
1.Verification of board import
1.1 check stack-up (確認堆疊的設定)
SIwave v4.0以後的版本，stack-up setting可以存成.stk匯出或匯入。至於堆疊如何設定可參考此
1.2 check net
Display "Nets tab" by View\\Workspaces\\Nets, then select some power/ground net to highlight and check them
原分地、分電源的狀況：電源 -- RF_VDD33、VDD33、DVDD33
VDD1.8、VDDQ=1.8V
地 -- GND
RF_GND
合地、部分電源整合後的狀態：電源 -- RF_VDD33、VDD33 (VDD33與DVDD33合併)
VDD1.8、VDDQ=1.8V
地 -- GND (所有地都合併)
1.3 check circuit element (看import了哪些電容與電感about PI issue)
方法一：第一次在SIwave匯入.asc後，會在"Message Window"看到總共匯入多少RLC數目
方法二：在.siw中，從"Component Window"的RLC個別項目展開，查看"Local"目錄。
如果發現 某些元件無法匯入，請參考此
方法三：Edit \\ Circuit Element Parameters
1.Resonant mode analysis (plane分割的諧振狀態，IC擺放位置的諧振頻點)
2.1 未修改前，原分地、分power
不論分地或合地的情況，原始檔案從1M~17MHz就有50個諧振頻點，更別說到1GHz有上千個諧振頻點了 。
主因是power plane是破碎的，且沒有擺放足夠的de-coupling capacitor to suppress resonance
以下8張圖雖然只看1MHz~16MHz，但產生諧振頻點的位置，已經涵蓋了各路power domain。目前沒有看到諧振的位置，更高頻段可能還是存在諧振點，只是諧振點實在太多了，先看20MHz以下的。
挑幾個位置下de-coupling capacitor，以抑制2.13M、2.24MHz、3.51M、11.07MHz、12.8MHz、13.7MHz諧振
分析至此發現，若不把電源與地適度合併，只靠加de-coupling capacitor要解諧振問題，幾乎不可能。因為有些地方根本放不下電容，尤其在BGA正下方區域，整個連接非常破碎。
減少諧振的首要原則是，減少不必要的分地或分power，再來才是下電容。
2.2 把VDD33、DVDD3區域合併，重新跑一次諧振模擬(已合地)
在下列圈起處，多放32顆0.1uF
2.3 加de-coupling電容 (已合地、合power)
1M~1GHz之間，區域諧振頻點變少了，只剩下高頻的幾個頻點(351M、492M、543M、565M)有大區域的諧振。
在下列圈起處，再多放16顆1nF，則520MHz以下 諧振頻點都受到控制了。至此，已經多加了48顆電容，老闆要砍人了@@
3.Target Impedance
做PI模擬時，請善用(必須用) Edit \\ Pin Group (by SIwave v3.5)功能
Tools \\ Pin Group Manager (by SIwave v4.0)
與
Circuit Elements \\ Generate on Components (by SIwave v4.0)
3.1 VDD3.3V for general IO
若地與power都分割，且沒有增加de-coupling電容的最初情況：Target Impedance在2.5GHz以上會超過10歐姆 (紅線)
若地合併，VDD33與DVDD3也合併，且增加de-coupling電容的最後情況：Target Impedance維持10歐姆以內 (綠線)
即使多加了48個電容，對Target Impedance改善很少；試著de-active新加的48顆小電容，發現綠線的PI改善主要是因為合地，而不是下了電容的關係。但真的多下了48顆電容對PI的貢獻這麼微不足道嗎 也不是這樣，上圖的模擬結果是有問題的，因為所套用的0.1uF電容是理想電容，沒有考慮實際電容在高頻的寄生電感與ESR。
原先PCB上匯入的電容，其寄生電感與ESR都默認為理想值0。下圖則是把所有的by-pass電容，都重新輸入寄生電感值0.4nH (4E-10)、ESR=0.1 Ohm，再跑一次模擬。下圖的趨勢，才是比較合理的
如果模擬時考慮了de-coupling電容的非理想效應，就可以看出合地與多加電容，對於target impedance都有幫助。參閱電容非理想特性
3.2 RF_VDD33
若地分割，且沒有增加de-coupling電容的最初情況：Target Impedance在600MHz以上會超過10歐姆，最高超過100歐姆 (紅線)
若地合併，且增加de-coupling電容的最後情況：Target Impedance維持20歐姆以內 (綠線)
4.Voltage Drop (IR drop)
希望藉由SIwave所提供的IR drop分析功能，能找出sec. 3.3分地後，Target Impedance特別差的原因
4.1 Generate sources and sinks
▪選定Source IC：Edit \\ Select \\ Single Object，然後選定主IC。
下圖被選定的BGA主IC整個以黃色亮框顯示，且左下角有幾個綠色ball是彼此有細線相連的，即是sec. 3.3中做過pin group的結果。
綠色是指RF_GND，紅色是指RF_VDD33
▪在sec. 3.3是做Target Impedance分析，所以"Generate Ports"時，是選擇建立"Port"。請先把之前建立的port砍掉。
以同樣的servo power pin group與servo ground pin group，重新建一個"Circuit Element Type"是"Current Source"的物件
按"Create"後，就可以在最右邊的"Circuit Elements"欄位內，看到新建的Current Source，然後按"OK"
▪Locate VRM：在板子上RF_VDD的最源頭，放一個3.3V Voltage Source。Circuit Element \\ Voltage Source
4.2 Meshing
Simulation \\ Compute DC Current/Voltage
-- "Perform Adaptive Mesh Refinement"一定要記得核選，Mesh Refinement取1~3可以減少mesh time，一般選3 ~ 8-10
-- "Mesh Vias"不選可以跑的比較快，但準度會差一點。
-- Voltage Source (VRM)的negative terminal，記得要設"Negative"
4.3 Plotting and analyzing results
雖然在前一個設定步驟已經核選"Plot Current Density and voltage Distribution"，理論上按OK開始進行DC Current/Voltage模擬完，會自動跳出模擬結果；但如果沒看到模擬結果，可以從Results \\ DC IR Drop \\ .. \\ Currents/Voltage打開
4.3.1 原分地、分電源
4.3.1.1 Layer-2 current flow (GND layer)
因為一開始沒有選"Mesh Vias"，所以"All Vias"這一項也沒有東西 。
J、V、P都核選時，是不會出現單位，但若只選一種(J)，就可以看到單位
4.3.1.2 Layer-3 current flow (Power layer)
看到這張圖到處都是紅色不用緊張，這是因為這一層是power layer，所有3.3V power domain，因為IR drop差異不大，大家電壓都差不多，所以會看到紅色。讀者可以試著單獨對J、V、P打勾，就知道我在說什麼了。
4.3.2 合地、合電源
4.3.2.1 Layer-2 current flow (GND layer)
比較sec. 4.3.1.2與sec. 4.3.2.1，地合後地平面的Current Density與Power Density強度高的地方少很多
4.3.2.2 Layer-3 current flow (Power layer)
合地後，Power plane的Current Density降低許多(8.84 to 6.38E+07A/m2)，Power Density也降低很多(4.84 to 2.49E+03W/m2)
1.案例分析 -- DCDC noise couple
本例會拿來做PI分析，是因為此板一開始以分地設計時，測量Video白電平SN指標，會有很明顯的DCDC 470K~490KHz switching noise干擾，但把整塊板子的地合起來後，反而SN指標好了12dB，DCDC switching noise耦合到Video輸出明顯變少，這與一般直覺以為分地可以隔離雜訊的想法完全衝突，故試著以模擬軟體來釐清此現象。
分地(isolate)只是處理雜訊問題的方法之一，但不是唯一的方法。筆者反而很少以分地來處理雜訊問題，因為動不動就分地很容易導致產品EMI\\ESD變差，且SI\\PI問題也會較嚴重。
5.1 模擬方法描述
系統條件：PCB板上共有三路DCDC電源，分別以3A DCDC IC產生1.0V、1.8V、3.3V，負載分別約1.3A、0.5A、0.6A。
模擬條件：將主IC的1.0V、1.8V、3.3V分別pin group，並設成current source (sink)，而Video VVDD33就是在系統3.3V其中。
將PCB板子上的1.0V、1.8V、3.3V的VRM分別放上一個相對的Voltage source
觀察指標：看看合地與分地的不同條件下，DCDC的電源回流路徑影響Video、Audio、RF區域GND的狀況，並觀察近場場強分佈
5.2 模擬結果
5.2.1 電流分佈密度
分地時的ground plane電流密度
分地時的power plane電流密度
合地時的ground plane電流密度
地合起來後，地平面的Current Density與Power Density強度小很多(9.72 to 5.29)
合地時的power plane電流密度
地合起來後，power plane的Current Density與Power Density強度小很多(9.72 to 5.29)
5.2.2 近場強度分佈
Simulation \\ Compute Near Field
分地時的近場場強：可與sec. 4.3.1的電流密度分佈圖對的起來。
近場最強的地方不是在電流最大的VDD1.0V (1.3A)，而是出現在電流次之但被分地的RF_VDD33 (0.2A)
合地後的近場場強
1.問題與討論
6.1 為何在數MHz低頻存在resonant頻點?
目前已知加de-coupling capacitor會增加低頻諧振點，請參閱
6.2 Resonant要壓到什麼程度才夠?
以本例而言，為了消除500MHz以下的諧振頻點，已經多加了48顆電容(這樣做鐵定會被老闆打槍)，但對Target Impedance的主要改善其實是合地貢獻較大。所以有些人的作法是不管resonant mode分析，而是只看Target Impedance下電容就好，這也是筆者建議的方法。
6.3 Target Impedance要壓到什麼程度才夠?
一般是以操作電壓VDD的5%以內，作為系統所容許的最大擾動電壓(max. ripple)。
Imax * (Target Impedance) < 0.05 * VDD
而Target Impedance limit線，通常不會是一條水平線，而是隨著頻率增加而上升，原因是系統高頻成份的Imax能量相對較小。
另外要注意，這裡所定義的Target Impedance有分是IC端看到的還是PCB系統端看到的(5%)；一般前者要求的level要比後者低。
6.4 為何可以用電流密度來解釋合地後noise改善的現象?
分地後，電流迴路會被流動路線與區域，所以電流密度增加，進一步考慮：GND plane return path impedance固定的前提下，電流密度增加會導致ground bounce增加，所以可以想見SSN也會變差，整版的Noise floor變大也合理。
分地本來就是期望電流迴路會因流動路線與區域，特定頻帶的雜訊可以透過IR drop被衰減，達到隔離(isolat)的效果，如果把整個地合起來，整個noise不是就在地平面散開了嗎為了讓合地可以達到改善PI的效果，又不讓noise在平面上散開，擺放適當數目與值的de-coupling capacitor將整個系統的Target Impedance壓低是必要的，如此可以讓整個系統內各區域的noise，都只侷限在最小區域內以最小loop inductance的回流路徑內流動與by-pass。所以合地以改善noise的主張，是在PI已經設計到一定良好的前提下才成立。
6.5 如何解釋合地後RF_VDD33的Target Impedance大幅改善的現象?
放大sec. 4.2 , sec.4.3於Servo區域的電流分佈，發現合地後電流不限於只能在左邊流動，所以整個Target Impedance可以大幅改善
7.補充資料
7.1 Compare an microstrip line with different imperfect ground planes
